Lv,Gucci,Lv包包,Lv錢夾,Lv手錶,Lv目錄,Gucci公仔包,Lv購物包,Lv水桶包,Lv批發,名牌瘋名牌購物Lv,Gucci,Lv包包,Lv錢夾,Lv手錶,Lv目錄,Gucci公仔 <p> X軸表pipeline的stage數,<br /><br><br /><br>我們可以看到在8Stage的時候,同時脈下效能是最高!!<br /><br><br /><br>16 stage的CPU在同時脈下效能約是8 Stage的 78%.<br /><br><br /><br>但是現在不是朝向高Stage化嗎?<br /><br><br /><br>沒錯,別忘了stage越高,時脈就能拉越高,<br /><br><br /><br>如果16 stage可以比8 stage多搾出50%的時脈<br /><br><br /><br>(如 在同一製程下,8 stage極限 500MHz,16 stage 極限 750MHz)<br /><br><br /><br>那效能還是會超過8 stage的Pipeline.<br /><br><br /><br>　<br /><br><br /><br>當然stage的分割有限制的.<br /><br><br /><br>1.因為data or control的Hazard.前者指資料相依性,後者是Branch prediction時,<br /><br><br /><br>會造成等待時間過長,嚴重影響效能(也就是為何16stage在同時脈下反落後8 stage)<br /><br><br /><br>要解決這問題,需要強大的Dynamic branch prediction!!<br /><br><br /><br>　<br /><br><br /><br>2.因為pipeline結構裡,有pipeline register,這些記憶體存取的動作是個瓶頸,<br /><br><br /><br>限制了stage無法再無限分割下去.<br /><br><br /><br>　<br /><br><br /><br>3.目前指令集種類繁多,長短不一,造成分割難以達到說每個stage都一樣的時間,<br /><br><br /><br>造成Imbalacing(不平均),<br /><br><br /><br>P6架構就是毀在這,相對的K7雖然stage數較小(12:10),<br /><br><br /><br>但是由Balance做的很好,所以同製程下時脈可以拉的比P6架構高很多!!<br /><br><br /><br>但是,這往往是很困難的,再次向AMD工程師脫帽致敬. </p> <div class= 參考資料 Lv,Gucci,Lv包包,Lv錢夾,Lv手錶,Lv目錄,Gucci公仔包,Lv購物包,Lv水桶包,Lv批發,名牌瘋名牌購物Lv,Gucci,Lv包包,Lv錢夾,Lv手錶,Lv目錄,Gucci公仔 </div> <section class=
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    jennie18 發表在 痞客邦 留言(0) 人氣()

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